Vấn đề nan giải của ASML High-NA EUV

SkylerNew

Chuyên viên tin tức
Thành viên BQT
EUV High-NA là công nghệ in thạch bản được cho là có thể mở rộng quy trình sản xuất logic tiên tiến xuống 2nm và 1nm. Tuy nhiên, chi phí in thạch bản với EUV High-NA cao hơn đáng kể so với EUV Low-NA, ngay cả khi sử dụng mô hình kép.

Điều này là do EUV High-NA yêu cầu liều lượng cao hơn, dẫn đến thông lượng thấp hơn. ASML đã đặt mục tiêu đạt được thông lượng 220 tấm wafer mỗi giờ với EUV High-NA vào năm 2024, nhưng điều này vẫn thấp hơn 40% so với thông lượng của EUV Low-NA. Do đó, EUV Low-NA có thể là lựa chọn tốt hơn về mặt chi phí cho các nút 2nm và 1nm.

720896_70849781270475_2256983839211520

Liều lượng tiếp xúc là thước đo năng lượng đạt tới tấm bán dẫn. Năng lượng này tạo ra phản ứng hóa học trong chất quang dẫn, làm cho nó từ không hòa tan sang hòa tan và ngược lại. Việc tạo ra các tính năng nhỏ hơn thường yêu cầu liều lượng cao hơn để tránh các lỗi khác nhau. Điều quan trọng là khi giá trị CD giảm thì liều cần thiết sẽ tăng theo cấp số nhân.

Thông lượng

Thông lượng của máy in thạch bản phụ thuộc vào liều lượng tiếp xúc và nguồn điện của máy in thạch bản. Liều lượng cao hơn yêu cầu:
  • Nguồn sáng mạnh hơn.
  • Làm chậm máy quét.
ASML đã tăng cường cung cấp năng lượng một cách đáng tin cậy với mỗi mẫu EUV mới, nhưng không đủ để đáp ứng yêu cầu về liều lượng tăng theo cấp số nhân. Điều này có nghĩa là máy quét phải chạy chậm lại để mỗi trường phơi nhiễm nhận được ít nhất liều lượng tối thiểu cần thiết.

Mô hình kép EUV Low-NA

Vấn đề nan giải của ASML High-NA EUV
Mô hình kép EUV Low-NA yêu cầu hai lần phơi sáng bằng công cụ EUV Low-NA để in một lớp. Yêu cầu CD cho mỗi lần phơi sáng xấp xỉ gấp đôi tính năng cuối cùng. Điều này có tác dụng rất đáng mong đợi, đòi hỏi liều lượng thấp hơn nhiều vì bạn đang tiến sâu hơn vào đường cong liều mũ so với CD.

Chi phí

Ưu điểm về thông lượng của tạo mẫu kép EUV Low-NA mạnh đến mức mặc dù cần số lượng tấm bán dẫn gấp đôi để vượt qua kỹ thuật in thạch bản, chi phí in thạch bản vẫn có thể thấp hơn so với phơi nhiễm đơn lẻ Low-NA. Mô hình của SemiAnalysis cho thấy rằng mô hình kép EUV Low-NA tiết kiệm chi phí hơn từ nút quy trình 3nm hàng đầu hiện tại đến nút quy trình tương đương 1nm có thể được giới thiệu vào năm 2030.

Tương lai

ASML đặt mục tiêu đạt được thông lượng 220 tấm wafer mỗi giờ với EUV High-NA vào năm 2024. Tuy nhiên, điều này vẫn thấp hơn 40% so với thông lượng của EUV Low-NA.

Phải đến các nút 1nm và 7A (Am), sau năm 2030, khoảng cách chi phí giữa hai bên mới có thể thu hẹp. Thúc đẩy xu hướng này là một sự thay đổi mô hình từ chia tỷ lệ hình học sang xếp chồng—trong đó đạt được những cải thiện về hiệu suất, sức mạnh và diện tích của chip bằng cách xếp chồng các tính năng theo chiều dọc thay vì thu nhỏ chúng theo chiều ngang. Điều này có nghĩa là các yêu cầu về CD vẫn giữ nguyên, do đó, những tiến bộ liên tục về chất quang dẫn và nguồn điện mang lại lợi thế cho EUV NA cao.

Tóm lại, EUV High-NA là một công nghệ hứa hẹn nhưng vẫn còn nhiều thách thức cần giải quyết. Chi phí in thạch bản cao hơn so với EUV Low-NA có thể là một trở ngại đối với việc áp dụng rộng rãi.

Theo VN review​
 
Bên trên